備註
TimingDesigner V7.04 互動式時序分析 英文精簡版
TimingDesigner V7.04 互動式時序分析 英文精簡版
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
HoneRiSO Rip
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
軟體名稱: TimingDesigner V7.042
語系版本: 英文精簡版
光碟片數: 單片裝
保護種類: 授權檔
破解說明: 見最底下
系統支援: Windows 98/ME/NT/2000/XP
硬體需求: PC
軟體類型: 互動式時序分析
更新日期: 2005.06.10
軟體發行: Forte Design Systems(S.HOCK)
官方網站: http://www.directinsight.co.uk/products/chronology/timingdesigner.html
中文網站: 無
軟體簡介: (以官方網站為準)
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
Forte Design Systems 發佈了新版本的 TimingDesigner 互動式時序分析和圖表
工具,以增強其項目管理和時序接口設計功能。
TimingDesigner 新的項目管理器簡化了時序訊息交換,使使用者能更有效地管理
高性能接口的規範和分析,實現數位IC和電路板設計工作。該工具現在已允許使用
者在同一個項目內排列多個圖表組元。組元和模組可以在單個樹狀結構中排列並顯
示,在項目圖表中還提供了所有違反約束的概要列表。
設計人員也可將不同組元的兩個圖表合併,製作出一個能自動處理組元連接,有助
於管理重複信號和傳播延遲的接口。現在,設計人員可以對特定圖表及其相關路徑
實現本地化庫管理,避免通過網路訪問大型資源庫而耗費大量時間。為了簡化分析
,節省測試時間,設計人員還可以為其圖表選定使用的最小或最大值 (而不是同時
選定最大和最小值),以便執行最佳或最差時序分析。
TimingDesigner 還提供了波形分配器的信號視覺化分組、字體修改器能更好地支
援檔案樣式嚮導、解碼值可在信號、輸出信號和總線的有效邊沿顯示、內建了新的
電子資料表,功能,提高了分析報告產生能力等增強功能。
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
站長安裝測試環境與安裝說明:
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
‧測試環境 Windows 2000 Service Pack 4 繁體中文版、P4-2.8G 中央處理器、
256Mb 記憶體、NTFS 格式 80.0Gb 硬碟。
‧使用 Setup.exe 安裝,安裝完成後把光碟 授權檔 資料夾裡的 License.dat
檔案複製到硬碟 C: 裡的 FlexLM 資料夾裡,如無此資料夾,請自行新增
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=